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Yana T.

@yanatejaip5s

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RTL Design Engineer

An RTL Design Engineer with extensive experience in both Front-end and Back-end Digital IC Design. I possess a strong and comprehensive understanding of Microelectronics, particularly in the field of Digital IC Design. I have worked on building various components of Digital Baseband Processors. My expertise includes proficient use of Verilog, TCL Scripting, C/C++ Programming, MATLAB, ModelSim, Xilinx Vivado, Mentor Graphics (Pyxis), Synopsys (VCS, Astro, PrimeTime), and Cadence (Virtuoso, Genus, Xcelium)

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5,0
₹6 500,00 INR
Good guy Good guy Good guy
Electronics
Verilog / VHDL
Microcontroller
Electrical Engineering
FPGA
Avatar de l'utilisateur
Drapeau de Ajeet K.
@ajeetstudent6
il y a 1 mois
5,0
€195,00 EUR
Good communication, he did a great work eventhough im asking so much but he still can made it right. Even give me some suggestions for my project documentation.
C Programming
Electronics
Electrical Engineering
Arduino
+1 de plus
T
Drapeau de Tasya A.
@tasyaarie
il y a 2 ans
5,0
$55,00 USD
Great work, will hire him again.
C Programming
Electronics
Electrical Engineering
Arduino
+1 de plus
A
Closed User
@aleksandrbraus
il y a 2 ans
5,0
$45,00 USD
The work is done before the deadline. Communication and understanding of the issue is present. I would love to hire Yana again!
C Programming
Verilog / VHDL
Microcontroller
Electrical Engineering
FPGA
Z
Drapeau de Oleg Z.
@zobovov
il y a 3 ans

Expérience

Research Engineer

Mälardalen University
févr. 2023 - Jusqu'à présent
- Debugged and executed PipeCNN, an OpenCL-based accelerator for Large-Scale Convolutional Neural Networks (CNNs) such as LENET-5, VGG-16 and RESNET-50 on the Zynq UltraScale+ MPSoC ZCU104 FPGA board - Created inference MATLAB models using pre-trained Model Zoo for both LENET-5 and VGG-16 Convolutional Neural Networks (CNN) - Developed a fully RTL Maxpool Kernel using Verilog instead of provided HLS C++ code, and extensively verified its functionality using a direct testbench on Xilinx Vivado

RTL Design Engineer

Krakatoa Technologies
juil. 2022 - févr. 2023 (7 mois, 1 jour)
- Perform Logic Synthesis with Cadence Genus using Low Power Techniques and Generate Optimized Gate Level Netlist for Timing, Area and Power - Perform Gate Level Netlist Simulation with Zero Delay Simulation, Unit Delay Simulation using Cadence Xcelium to Ensure Functionality Correctness Match to the RTL Behavioral Simulation - Perform Power Estimation and Analysis at RTL and Gate Level Netlist

Research Engineer

Microelectronics Center ITB
nov. 2019 - nov. 2020 (1 an)
- Developing and Integration Existing IP Core using Xilinx IP Core as well as 3rd Party IP on Vivado to Build a Digital Baseband Processor - Build Direct Test Testbench for Simulation and Verification with Xilinx Vivado and Compared Each IP Core Output Based on Reference Model in MATLAB to Ensure the Functionality - Developing and Testing Linux Kernel of MAC Layer with C Programming to push data into PHY Layer

Éducation

Master of Science in Microelectronic Engineering

Universiti Sains Malaysia, Malaysia 2021 - 2022
(1 an)

Bachelor of Science in Electrical Engineering

Institut Teknologi Bandung, Indonesia 2015 - 2020
(5 ans)

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