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Rejoint le juin 6, 2014

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Ashish K.

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Taux de réembauche

VLSI FPGA RTL Design Engineer

I am Sr.RTL Design Engineer.I work on Altera,xilinx,Actel FPGAs, ZenQBoards.I know vhdl,verilog,c,c++.I worked on MATLAB,Quartus,Xilinx,ViVado,SDK,NIOS,Microblaze,System Generator,IP cores.I have expertise in DSP, Networking IPs, FPGA prototyping.

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Éducation

Post Graduate Diploma in Marketing

Indira Gandhi National Open University,

India

2016 - 2017

(1 an)

Diploma in Marketing

Indira Gandhi National Open University,

India

2015 - 2016

(1 an)

MBA

India

2013 - 2015

(2 ans)

Publications

FPGA Implementation of Adaptive CORDIC Algorithm using HDL

VIJMR Vol. 1, Issue 1 .No 4, pp 28-32

The Adaptive CORDIC Algorithm is able to reduce the number of iterations by more than 30 percent, but its implementation in hardware consumes a large increase in cycle time, to accommodate its complex angle selection function. This restricts its use to those cases where the angle of rotation is fixed and known in advance, so that the